So generieren Sie eine Schaltplandatei aus der Verilog-Quelle in Xilinx
Was ich mache
Ich begann mit der Xilinx ISE Design Suite herumzuspielen und schrieb einfache arithmetische Logikeinheiten in Verilog. Mit verilog Unit Under Tests zum Erstellen von Ein- und Ausgangssignalen für ISim habe ich überprüft, dass der Code genau so funktioniert, wie ich es möchte.
Ich möchte eine schematische Datei von der Verilog-Quelle generieren.
Unter Tools-Menü gibt es einen schematischen Viewer
, aber ich kann nicht herausfinden, warum:
- es listet nur die erste Quelldatei auf
- und wie Sie die generierte Datei im Projekt speichern
Frage:
Wie erzeuge ich eine Schaltplandatei von einer Verilog-Quelle in Xilinx?
1 Antwort
1) Sie können auf eine Komponente doppelklicken, um tiefer zu gehen. In neueren Versionen von ISE, die den Block direkt erweitern, anstatt die Ansicht auf das angeklickte Modul zu ändern.
2) Anscheinend gibt es keine Sparoption. Die Schaltpläne werden aus HDL-Code generiert, daher ist es nicht sinnvoll, sie trotzdem zu speichern.