Ich versuche, den Verilog-Modus zu verwenden, indem ich alles mit 2 Leerzeichen eindrücke, außer decls und immer. Das habe ich meinen .emacs hinzugefügt:
%Vor%Dies ist das Ergebnis eines Testmoduls
%Vor% Der Teil, der nicht korrekt ist, ist die Port- und Parameterliste.
Auch die Deklaration von count wird auf die Port-Deklarationen ausgerichtet, was merkwürdig ist.
Ich möchte das so aussehen:
Ich benutze Emacs 24.3.1 Ich bin nicht sicher, wie man das nur mit den Variablen, die durch den Verilog-Modus zur Verfügung gestellt werden, zwickt, irgendeinen Vorschlag?
Dies stimmt nicht genau mit dem von Ihnen gewünschten Layout überein, aber was ich tue, ist, dass #( unter das Schlüsselwort module gesetzt wird und die Endparen aus der Parameterliste und die Startparen für die Portliste in separate Zeilen aufgeteilt werden. Das Ergebnis ist unten. Alle meine Einrückung bezieht sich auf 3 Leerzeichen, aber Sie können dies an Ihre Bedürfnisse anpassen:
Der Verilog-Modus-Abschnitt meiner .emacs-Datei ist unten:
%Vor%Tags und Links emacs indentation verilog system-verilog emacs24