system-verilog

Ich habe eine 16-Bit-Zahl, die ich durch 100 teilen möchte. Sagen wir, es ist 50000. Das Ziel ist es, 500 zu erhalten. Ich versuche jedoch, abgeleitete Teiler auf meinem FPGA zu vermeiden, weil sie Timing-Anforderungen brechen. Das Ergebnis muss...

Ich habe ein paar Latch und Logik in meinem Design getaktet. Ich habe nicht viel Erfahrung in Synthese und Platz & amp; Route. Was ist der richtige Weg um Clock-Gating in RTL zu implementieren? Beispiel1: %Vor% Beispiel2: Ich stolperte...

Ich versuche, den Verilog-Modus zu verwenden, indem ich alles mit 2 Leerzeichen eindrücke, außer decls und immer. Das habe ich meinen .emacs hinzugefügt: %Vor% Dies ist das Ergebnis eines Testmoduls %Vor% Der Teil, der nicht korrekt ist,...

Wenn ich ein Verilog-Modul "top" und eine Unterkomponente "verilog module" habe, wie instanziere ich die Subkomponente oben? oben: %Vor% Unterkomponente: %Vor% Hinweis Dies wurde als generische Frage geschrieben, die immer wieder a...