Verilog ist eine Hardwarebeschreibungssprache (HDL), die zum Modellieren elektronischer Systeme verwendet wird. Es wird am häufigsten bei der Entwicklung, Verifizierung und Implementierung von digitalen Logikchips verwendet.
Wenn ich ein Verilog-Modul "top" und eine Unterkomponente "verilog module" habe, wie instanziere ich die Subkomponente oben?
oben:
%Vor%
Unterkomponente:
%Vor%
Hinweis
Dies wurde als generische Frage geschrieben, die immer wieder a...
19.11.2013, 08:44