verilog

Fragen
Verilog ist eine Hardwarebeschreibungssprache (HDL), die zum Modellieren elektronischer Systeme verwendet wird. Es wird am häufigsten bei der Entwicklung, Verifizierung und Implementierung von digitalen Logikchips verwendet.
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Das nächste im Round-Robin-Scheduling durch Bit-Twiddling finden

Betrachten Sie das folgende Problem. Sie haben eine Bit-Zeichenfolge, die den aktuellen geplanten Slave in One-Hot-Codierung darstellt. Zum Beispiel bedeutet "00000100" (wobei das am weitesten links liegende Bit # 7 und ganz rechts # 0 ist), das...
26.01.2009, 16:31
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Konstanten für verschiedene Sprachen freigeben

Ich habe eine lange Liste von Konstanten, auf die ich in mehreren Projekten in verschiedenen Sprachen (Verilog, C, C ++ und C #) zugreifen muss. Anstatt sie in jeder Sprache zu wiederholen, gibt es eine gute Möglichkeit, diese zu teilen? Das...
23.08.2010, 18:01
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Ein Modul in Verilog einschließen

Ich möchte ein Verilog-Modul in eine andere Datei einfügen. Wie kann ich es in den Code einfügen und wie kompiliere ich den Code, um die Header-Datei einzuschließen? Ist es wie in c?     
29.10.2013, 15:02
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Ist $ readmem in Verilog synthetisierbar?

Ich versuche, einen Mikrocontroller auf einem FPGA zu implementieren, und ich muss ihm ein ROM für sein Programm geben. Wenn ich $ readmemb benutze, wird das korrekt zu einem ROM synthetisiert? Wenn nicht, was ist der übliche Weg, dies zu tun?...
01.12.2010, 04:00
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Können Verilog-Variablen einen lokalen Bereich für einen Always-Block erhalten?

Manchmal finde ich es nützlich Blockierungszuweisungen für "lokale Variablen" in getakteten Blöcken zu verwenden. Dies kann helfen, wiederholten Code zu reduzieren. Um zu vermeiden, dass Sie versehentlich die gleiche Variable in einem anderen...
15.09.2014, 22:03
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Verwenden von Parametern zum Erstellen einer Konstanten in Verilog

Ich möchte einen Parameter aufnehmen und eine Anzahl von Nullen, die dem Parameter entsprechen, einer Konstante zuweisen und diese Konstante zum Vergleich verwenden. wie mache ich es ? Beispiel: Parameter ist 3, ich möchte eine Konstante erst...
21.01.2014, 00:16
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Was ist der Unterschied zwischen reg und wire in einem Verilog-Modul?

Was ist der Unterschied zwischen einem reg und einem Draht? Wann sollen wir reg verwenden und wann sollen wir in einem Verilog-Modul verdrahten? Mir ist auch manchmal aufgefallen, dass eine Ausgabe wieder als reg deklariert wird. ZB reg Q in ein...
01.11.2015, 03:55
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Wie funktioniert das Clock Gating in RTL?

Ich habe ein paar Latch und Logik in meinem Design getaktet. Ich habe nicht viel Erfahrung in Synthese und Platz & amp; Route. Was ist der richtige Weg um Clock-Gating in RTL zu implementieren? Beispiel1: %Vor% Beispiel2: Ich stolperte...
27.07.2014, 04:30
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So generieren Sie eine Schaltplandatei aus der Verilog-Quelle in Xilinx

Was ich mache Ich begann mit der Xilinx ISE Design Suite herumzuspielen und schrieb einfache arithmetische Logikeinheiten in Verilog. Mit verilog Unit Under Tests zum Erstellen von Ein- und Ausgangssignalen für ISim habe ich überprüft, dass d...
20.04.2011, 17:38
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Verilog-Modus-Einzug ändern

Ich versuche, den Verilog-Modus zu verwenden, indem ich alles mit 2 Leerzeichen eindrücke, außer decls und immer. Das habe ich meinen .emacs hinzugefügt: %Vor% Dies ist das Ergebnis eines Testmoduls %Vor% Der Teil, der nicht korrekt ist,...
22.06.2015, 17:29